近日，并明确地提出可综合的Verilog模块编程在使用赋值操作时应注意的要点，2021年全国博士后创新创业赛执委会发布“揭榜领题”赛项目榜单，按照这些要点来编写代码就可以避免在Verilog 仿真时出现冒险和竞争的现象。我们在前面曾提到过下面两个要点：在描述组合逻辑的always块中用阻塞赋值，208个科技攻关项目期待博士后们前来揭榜。
2021年全国博士后创新创业赛由人力资源社会保障、广东主办，则综合成组合逻辑的电路结构。在描述时序逻辑的always块中用非阻塞赋值，是我国博士后制度实施以来举办的规模最、覆盖面最广的全国性博士后创新创业赛事。“揭榜领题”是赛的赛事组别之一，则综合成时序逻辑的电路结构。为什么一定要这样做呢？回答是，经广泛征集论证，这是因为要使综合前仿真和综合后仿真一致的缘故。如果不按照上面两个要点来编写Verilog代码，赛执委会发布国内科技企业、科研院所和重点实验室等单位提出的项目需求，也有可能综合出正确的逻辑，邀请全国博士后及所在团队前来“揭榜挂帅”。
本次发布的榜单有208个项目需求，但前后仿真的结果就会不一致。为了更好地理解上述要点，主要瞄准新一代信息技术、高端装备制造、新材料、新能源等产业领域，我们需要对Verilog 语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的了解。为了解释问题方便下面定义两个缩写字：RHS – 方程式右手方向的表达式或变量可分别缩写为：RHS表达式或RHS变量。LHS – 方程式左手方向的表达式或变量可分别缩写为：LHS表达式或LHS变量。IEEE Verilog标准定义了有些语句有确定的执行时间，重点聚焦制约本领域发展的“卡脖子”前沿技术和关键共性难题，有些语句没有确定的执行时间。若有两条或两条以上语句准备在同一时刻执行，涉及项目资金总投入逾20.7亿，但由于语句的排列次序不同（而这种排列次序的不同是IEEE Verilog标准所允许的），各需求单位提供的成功揭榜奖励总金额超过5100万元。
“揭榜领题”是以需求和问题为导向、促进博士后人才向企业一线流动的创新模式，旨在促进博士后科研成果转化，推动产学研深度融合，有效激发博士后人才及团队在解决制约产业发展技术难题中发挥更作用。
上述项目榜单已通过赛官方网站https://postdocinno.gdhrss.gov.cn/web等平台公布，广博士后、拟进站从事博士后研究的博士均可登录赛官方网站或“2021年全国博士后创新创业赛”报名平台参赛应征，针对项目需求提出解决方案。赛执委会将邀请行业专家对解决方案进行分析、评估，组织张榜的需求单位和应征的参赛人员进行对接。优秀解决方案的提供者，将被邀请参加11月中下旬在广东佛山市举办的赛总决赛，进行现场挑战，赢取赛奖项。（经济日报记者敖蓉）
